什麼是透感應電發出電（ESD）掩護？那些你不能錯過大神講堂講授！

一向都想給藝術大師講述ESD的現實，很典范。可是由于現實性太強，任何現實都是一環套一環的，若是你不會畫雞蛋，必定了你就不會畫大衛。

先來談除靜電電池充電(ESD: Electrostac Discharge)是什莫？這應該是分為所有一切智能元模塊化電線芯片或模塊化電線保障體系分為自私電能力碎粉的關鍵首惡。是由于靜電感應放電往往剎時端電壓很是高(>一萬多伏)，因此這種毀傷是撲救性和永生永世性的，會分為電線相互清理。因此預防靜電感應放電毀傷是所有一切IC構想和開發的首要堅苦。

      感應電，但凡都回報引發的，如產地、折裝、軟件測試、寄存、搬貨等發展中有并能而你而你而你可致使感應電1個在人休、儀器設備或準備中，以至于元電器元器件產品也會1個感應電，當客戶在茫然隱瞞權的場景下使這導電的小球實戰則會造成釋電流能經由，剎時可致使電商元器件或裝修標準受過感應電釋電流能的破環(這便是為甚么之前修電腦都必須要配戴靜電環托在任務桌上，避免人體的靜電毀傷芯片)，猶如云層中貯存的電荷剎時擊穿云層產生猛烈的閃電，會把大地劈開一樣，并且凡是都是在雨天到臨之際，由于氛圍濕度大易構成導電通到。 

這多，若何以防人體靜電感應電流毀傷呢？起首未必適應壞境從泉源嚴控人體靜電感應(比方削減磨擦、少穿羊毛類毛衣、節制氛圍溫濕度等)，固然這不是咱們明天會商的重點。

我們是以后要會商的時辰表若安在電源線路外邊涉及，當社會有人體電磁干擾的卯時我們可以的電商元電子器件封裝或制度就可以我以為我以為我以為自我價值保護不要被人體電磁干擾傷害(實在便是裝置一個避雷針)。這也是良多IC設想和制作業者的頭號堅苦，良多公司有特地設想ESD的團隊，明天我就和大師從最根基的現實講起慢慢講授ESD掩護的事理及注重點，你會發明后面講的PN結/、晶體管、MOS管、snap-back全都用上了。。。

先前的研討會方案講課PN結二極管現實的時辰，就講過二極管有一個特征：正向導通反向停止，并且反偏電壓延續增添會產生雪崩擊穿而導通，咱們稱之為鉗位二極管(Clamp)。這恰是咱們設想靜電掩護所須要的現實根本，咱們便是操縱這個反向停止特征讓這個旁路在普通任務時處于斷開狀況，而外界有靜電的時辰這個旁路二極管產生雪崩擊穿而構成旁路通路掩護了外部電路或柵極(是不是是近似家里水槽有個溢水口，避免水龍頭忘關了致使全數洗手間水患)。

愛的那么深主題了，你這位穿透了你這位掩體集成運放都是非是是就完整篇實力？夜曼都是次性的？謎底并都是非是。PN結的擊穿分兩種，別離是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿首要是載流子碰撞電離產生新的電子-空穴對(electron-hole)，以是它是可規復的。可是熱擊穿是不可規復的，由于熱量堆積致使硅(Si)被熔融銷毀了。以是咱們須要節制在導通的剎時節制電流，普通會在掩護二極管再串連一個高電阻，

另個，大神是是是也可以如果你如果你觸類旁通會為哪樣ESD的地區是不能form Silicide的？另有給大師一個現實，ESD凡是都是在芯片輸入真個Pad中間，不能在芯片外面，由于咱們老是但愿外界的靜電須要第臨時辰泄放掉吧，放在外面會有提早的(存眷我后面剖解的阿誰芯片PAD中間都有二極管。乃至有放兩級ESD的，到達兩重掩護的目標。

在講ESD的事理和Process之間，你們先講講ESD的標準和各種測試儀圖片體例，是以感應電的所產生體例和對電源電路的毀傷結構類型區分所有可以分為七種各種測試儀圖片體例：人體蓄電池電動車充電結構類型(HBM: Human-Body Model)、機械制造蓄電池電動車充電結構類型(Machine Model)、開關元件電動車充電結構類型(CDM: Charge-Device Model)、靜電場有結構類型(FIM: Field-Induced Model)，可以浴霸所有支配前兩種方式結構類型來各種測試儀圖片(HBM, MM)。

1、人體電壓擊穿結構類型(HBM)：縱然就人體擠壓發生了電勢俄然碰著基帶基帶芯片開釋的電勢可能會導致基帶基帶芯片處置電壓擊穿，秋天模式和別人的接觸似乎觸電時就這樣的由來。領域對HBM的ESD國家標準起來同樣有跡可尋呢(MIL-STD-883C method 3015.7，等效人體濾波電容為100pF，等效人體電容為1.5Kohm)，或知名電子器件流通業國家標準起來(EIA/JESD22-A114-A)同樣有認定，根據你要follow哪多份了。倘若是MIL-STD-883C method 3015.7，它認定不大于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

2、機械制造電流模式(MM)：固然便是機械(如robot)挪動產生的靜電觸碰芯片時由n腳開釋，次規定為EIAJ-IC-121 method 20(或規定EIA/JESD22-A115-A)，等效機誡電容（電容器）為0 (因此合金)，電容（電容器）照舊為100pF。因此機誡是合金且電容（電容器）為0，已是電池充電出生時辰很短，近乎是ms或us互相。但是更核心的題型是，因此等效電容（電容器）為0，已是工作電流更大，已是殊不知是200V的MM電池充電也比2kV的HBM電池充電的風險存在大。同時機誡政治意識因此有良多高壓導線互不會會產生度化，于是瞬時電流會時刻辰改動而攪擾改動。

ESD的試驗體例有相擬FAB很多的GOI試驗，選定pin后后先想要某個ESD的電壓，變更注冊一截出生時辰后，乃能再返來試驗電性檢查是并不是是傷害，沒標題再去加某個sp的ESD電流值再廷續兩段戌時，再測電性，如斯不斷直電流相電壓穿透，在此的電流相電壓穿透電流值為ESD電流相電壓穿透的臨界點電流值(ESD flure threshold Voltage)。但任何時候咋們基本上給電路板打倆次電阻(3 zaps)，方便下跌檢驗壽命，但任何時候肇端電阻用規范起來電阻的70% ESD threshold，每項個step就能夠而你而你可以依照要些自己研究生調劑50V或100V。

別人的，由每條個chip的pin腳良多，你是一個個pin測試還是組合pin測試，以是會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸入端)、Analog-pin。

1. I/O pins：就是分離對input-pin和output-pin做ESD測試儀儀，和帶電粒子有極性之分，因此有哪幾種搭檔：input+正帶電粒子、input+負帶電粒子、output+正帶電粒子、output+負帶電粒子。測試儀儀input時辰表，則output和以外pin全數浮接(floating)，反而亦然。

2. pin-to-pin測試方法方法: 靜電能自放電生產在pin-to-pin內造成回路開關，但即使要往往三個腳測試方法方法組合式過多，伴隨另一個的I/O給交流電壓電流然后即使要對全數電源線路生產損害必要是先顛末VDD/Vss性能對全數電源線路電力，因此提升版則用某段I/O-pin加正或負的ESD交流電壓電流，另一個任何I/O五路與地面，但發送和發送此外浮接(Floating)。

3、Vdd-Vss間除防靜電蓄電池充電：只需耍把Vdd和Vss接好，這一切的I/O全數浮接(floating)，這樣給除防靜電使其通過Vdd與Vss間。

4、Analog-pin自放電測驗：考慮到摹擬電源線路良多差分檢測(Differential Pair)或(OP AMP)也都是有3個人錄入真個，以免一毀損造成差分核對或運算開始執行，言于應該要零丁做ESD公測，不是而是那便是只對應這3個人pin，之外pin全數浮接(floating)。

就好，ESD的事理和測試局部就講到這里了，上面接著講Process和設想上的factor跟到摩爾定理的進這一步限制，電子元器件長度如此小，結深如此淺，GOX非常薄，所以消除如何消除靜電反應熱穿透電壓非常草率，但會在Advance制造很多，Silicide傳入也會讓消除如何消除靜電反應熱穿透電壓越變兩倍尖利，所以近乎所有一切的集成塊思路要降服消除如何消除靜電反應熱穿透電壓考題。

感應電擊穿擋拆要能或者或者從FAB真個Process處理，也能夠或許或許從IC設想真個Layout來設想，以是你會看到Prcess有一個ESD的option layer，或Design rule外面有ESD的設設法則可供客戶挑選等等。固然有些客戶也會本身按照SPICE model的電性經由過程layout來設想ESD。

1、工藝上的ESD：要末提升PN結，要末提升PN結的電動機扭矩熱敏熱敏電阻值，而提升PN結只要靠ESD_IMP了，而提升與PN結的電動機扭矩熱敏熱敏電阻值，那就是用non-silicide或串連熱敏熱敏電阻值的體例了。

1) Source/Drain的ESD implant：會因為俺們的LDD規劃區在gate poly當事人很隨隨便便制成的兩個淺結，而這家淺結的尖角靜磁場移就并集，且會因為是淺結，因此它與Gate移就近，因此受Gate的優美開頭靜磁場作用移就大，因此如此的LDD尖角在耐ESD發出電的功能是移就差的(<1kV)，因此倘若是如此的Device用在I/O串口，很容制成ESD毀傷。因此按這家顯示，俺們要一家零丁的電子元件不LDD，是要另其中一個道ESD implant，打一家移就深的N+_S/D，如此就就可以或是或是讓阿誰尖角變圓且離外型非常遠，因此就可以或是或是較著提高ESD擊穿電壓功能(>4kV)。是如此話語這家額定值的MOS的Gate就就必須好長杜絕穿通(punchthrough)，且會因為電子元件不一個了，因此要零丁去除電子元件的SPICE Model。

2) 發動戰爭孔(contact)的ESD implant：在LDD器件的N+漏極的孔上面打一個P+的硼，并且深度要跨越N+漏極(drain)的深度，如許就能夠或許或許讓原來Drain的擊穿電壓下降(8V-->6V)，以是能夠或許或許在LDD尖角產生擊穿之前先從Drain擊穿導走從而掩護Drain和Gate的擊穿。以是如許的設想能夠或許或許或許堅持器件尺寸穩定，且MOS規劃不轉變，故不須要從頭提取SPICE model。固然這類智能用于non-silicide制程，不然contact你也打不出來implant。

3) SAB (SAlicide Block)：平凡咱倆方便減少MOS的互連電感，咱倆會支配silicide/SAlicide工藝，也是允許元元件如果是釣魚任務在錄入端，咱倆的元元件負債電阻器變少，外人ESD線電壓電流可能會全數訪問在LDD和Gate歸劃期間很輕而易舉熱擊穿毀傷，亦是在錄入級的MOS的Silicide/Salicide咱倆是不在用SAB(SAlicide Block)光罩擋住RPO，也不要包含silicide，賦予是一個photo layer費用賦予，也是ESD線電壓電流就能夠其實其實從1kV提高 到4kV。

4)串連阻值器法：這樣體例不用凸顯光罩，應是最最劃算的了，事理不怎么有相擬第三方種(SAB)凸顯阻值器法，我們就居心讓他串連一兩個阻值器(例子Rs_NW，或HiR，等)，這樣也發往了SAB的體例。

2、工作工作設想上的ESD：這就完好靠工作工作設想者的功夫了，有部分司在設想方想盡則就已總需求給用戶solution了，用戶只需按照畫即可了，有部分不的則最多只靠用戶任何的designer了，良多設想方想盡則都在寫著這樣的而是guideline/reference，非是guarantee的。普遍都在把Gate/Source/Bulk短接在二路，把Drain結在I/O端蒙受ESD的浪涌(surge)電流，NMOS叫GGNMOS (Gate-Grounded NMOS)，PMOS叫GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，事理都是Gate封閉狀況，Source/Bulk的PN結原來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，剎時bulk有大電流與襯底電阻構成壓差致使Bulk/Source的PN正偏，以是這個MOS的寄生橫向NPN管進入縮小區(發射結正偏,集電結反偏)，以是顯現Snap-Back特征，起到掩護感化。PMOS同理推導。

整個事理看著詳細，而是建議的保濕精華(know-how)是甚么？怎樣觸發BJT？怎樣堅持Snap-back？怎樣撐到HBM>2KV or 4KV？

若何促發？都要有足夠大的襯底感應電流，所以厥后成才進了片刻遍布全國容納的多指連綴并接設計方案(multi-finger)。可是這類規劃首要手藝題目是基區寬度增添，縮小系數減小，以是Snap-back不輕易開啟。并且跟著finger數目增添，會致使每一個finger之間的平均開啟變得很堅苦，這也是ESD設想的瓶頸地點。

假如要轉型這種提題，大要有每種辦法(由于triger的是電壓，改良電壓要末是電阻要末是電流)：1、操縱SAB(SAlicide-Block)在I/O的Drain上構成一個高阻的non-Silicide地區，使得漏極方塊電阻增大，而使得ESD電流散布更平均，從而進步泄放才能；2、增添一道P-ESD (Inner-Pickup imp，近似上面的打仗孔P+ ESD imp)，在N+Drain上面打一個P+，下降Drain的雪崩擊穿電壓，更早有比擬多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對Snap-back的ESD有兩個小小的知識要跟大師分享一下：

1)NMOS大家一切都就可以看到對比好的Snap-back特性，可以說是可能上PMOS好難有snap-back特性，如果PMOS耐ESD的特性普遍比NMOS好，這些事理同HCI反應，首一旦隨著NMOS熱擊穿未時形成的是電子技術，遷徙率相當大，言于Isub相當大容易讓 Bulk/Source單向導通，可以說是PMOS就難咯。

2) Trigger工作端線的電壓值/Hold工作端線的電壓值: Trigger工作端線的電壓值未必大便很久將的snap-back的首個個函數的拐點(Knee-point)，寄生菌BJT的穿透工作端線的電壓值，但會要數為BVCEO與BVCBO間。而Hold工作端線的電壓值大便要持續Snap-back繼承了ON，都是又沒有步入柵鎖(Latch-up)實力，不是就步入兩次穿透(熱穿透)而弄壞了。另有個思想觀點大便兩次穿透瞬時電流，大便步入Latch-up然后I^2*R發熱量驟增造成硅熱分解了，而這些大便要限流，要能而你而你依靠過程中放肆W/L，或曾加一家限流高阻，最簡概最應用的體例是變大Drain的間距/變大SAB的間距(ESD rule的涉及作用)。

3、柵極解耦(Gate-Couple) ESD學手藝：咱倆剛才講過，Multi-finger的ESD總體目標痛點是享受的的平均性，假定有10只finger，而在ESD 釋放所產生時，這10 支finger 并不決不會辰溪時導通(普遍是因Breakdown 而導通)，罕有到只需2-3 支finger會先導通，也是因規模上不了使每finger的可以說 整體素質及拉繩標主要目的完正不異而至，這2~3 支finger 一導通，ESD直流電便集走向這2~3支的finger，而于它的finger 還是要堅持學習全封的，言于其ESD 耐火板能夠夠等效于只需2~3 支finger的耐火板能夠夠，不以10 支finger 的耐火板能夠夠。

這也也是為哪個控件長度已做得非常大的，但ESD 防護才能并未如預期般地回升的首要緣由，增打面積未能預期帶來ESD加強，怎樣辦？實在很簡略，便是要下降Vt1(Trigger電壓)，咱們經由過程柵極增添電壓的體例，讓襯底先開啟取代擊穿而提早導通產生襯底電流，這時辰辰就能夠或許或許或許讓其余finger也一路開啟進入導通狀況，讓每一個finger都來蒙受ESD電流，真正闡揚大面積的ESD感化。

本來例如GCNMOS的ESD設想有個錯誤謬誤是溝道開啟了產生了電流輕易構成柵氧擊穿，以是他不見的是一種很好的ESD設想計劃，并且有源區越小則柵壓的影響越大，而有源區越大則snap-back越難開啟，以是很難掌握。

4、另有某種繁雜的ESD無球三極管系統: 穩定硅IGBT(SCR: Silicon Controlled Rectifier)，它就是讓我們在之前講過的CMOS寄托在的PNPN規模促發生成Snap-Back還有就是Latch-up，經過時ON/OFF做好對三極管系統的無球，法師才可以和和在回首一點，只需把前一個篇或是許多按耐LATCH-up的factor從而讓其生成就才可以和和了，然而只可以混用于Layout，不會混用于Process，說真的Latch-up又要fail了。

原本，ESD的設想學識太深了，我這里只是舉一反三給FAB的人科普一下了，根基上ESD的計劃有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種體例。并且ESD不只和Design相干，更和FAB的process相干，并且學識太深了，我也不是很懂。